ახალი ორიგინალური XC18V04VQG44C Spot Stock FPGA ველის პროგრამირებადი კარიბჭის მასივი Logic IC Chip ინტეგრირებული სქემები

პროდუქტის ატრიბუტები

დოკუმენტები და მედია

გარემოსდაცვითი და ექსპორტის კლასიფიკაციები

Დამატებითი რესურსები

Xilinx Memory – კონფიგურაციის Proms for FPGA

Xilinx წარმოგიდგენთ XC18V00 სისტემაში პროგრამირებადი კონფიგურაციის PROM-ების სერიას (სურათი 1).ამ 3.3 ვ ოჯახის მოწყობილობები მოიცავს 4 მეგაბიტიანი, 2 მეგაბიტიანი, 1 მეგაბიტიანი და 512 კილობიტიანი PROM, რომლებიც უზრუნველყოფენ Xilinx FPGA კონფიგურაციის ბიტ-სტრიმინების გადაპროგრამირებისა და შესანახად მარტივ, ეკონომიურ მეთოდს.

როდესაც FPGA არის Master Serial რეჟიმში, ის წარმოქმნის კონფიგურაციის საათს, რომელიც მართავს PROM-ს.CE და OE ჩართვის შემდეგ წვდომის მოკლე დრო, მონაცემები ხელმისაწვდომია PROM DATA (D0) პინზე, რომელიც დაკავშირებულია FPGA DIN პინთან.ახალი მონაცემები ხელმისაწვდომია წვდომის მოკლე დროში საათის ყოველი მზარდი კიდის შემდეგ.FPGA წარმოქმნის საათის იმპულსების შესაბამის რაოდენობას კონფიგურაციის დასასრულებლად.როდესაც FPGA არის Slave სერიულ რეჟიმში, PROM და FPGA იკვრება გარე საათის მიერ.

როდესაც FPGA არის Master Select MAP რეჟიმში, FPGA წარმოქმნის კონფიგურაციის საათს, რომელიც მართავს PROM-ს.როდესაც FPGA არის Slave Parallel ან Slave Select MAP რეჟიმში, გარე ოსცილატორი წარმოქმნის კონფიგურაციის საათს, რომელიც მართავს PROM-სა და FPGA-ს.მას შემდეგ, რაც CE და OE ჩართულია, მონაცემები ხელმისაწვდომია PROM-ის DATA (D0-D7) ქინძისთავებზე.ახალი მონაცემები ხელმისაწვდომია წვდომის მოკლე დროში საათის ყოველი მზარდი კიდის შემდეგ.მონაცემები დატვირთულია FPGA-ში CCLK-ის შემდეგი ამომავალი კიდეზე.თავისუფლად მომუშავე ოსცილატორი შეიძლება გამოყენებულ იქნას Slave Parallel ან Slave Select MAP რეჟიმებში.

შესაძლებელია მრავალი მოწყობილობის კასკადირება CEO გამომავალის გამოყენებით შემდეგი მოწყობილობის CE შეყვანის გასატარებლად.ამ ჯაჭვის ყველა PROM-ის საათის შეყვანა და DATA გამომავალი ურთიერთდაკავშირებულია.ყველა მოწყობილობა თავსებადია და შეიძლება კასკადი იყოს ოჯახის სხვა წევრებთან ან XC17V00 ერთჯერადი პროგრამირებადი სერიული PROM ოჯახთან.